【导读】碳化硅（SiC）依附其优秀的质料特征，于办事器、工业电源等要害范畴掀起技能厘革海潮。本教程聚焦SiC 特别是SiC JFET系列器件，从碳化硅怎样重构电源设计逻辑出发，剖析其于工业与办事器电源场景的运用价值。咱们已经经先容了《碳化硅怎样改造电源设计、工业与办事器电源》《三种替换Si及SiC MOSFET的方案》。本文为第三篇，将先容SiC Cascode JFET的动态特征、SiC Combo JFET的运用矫捷性。

（一）SiC CJFET：性价比上风

对于在当前市场上肆意给定的半导体封装，CJFET始终能提供最低的导通电阻RDS（on）。您无需并联多个器件来晋升机能，从而节省名贵的PCB空间。

安森美（onsemi）采用TOLL封装的750VUJ4SC075005L8S CJFET于25℃时的RDS（on）仅为5.4mΩ。比拟之下，竞品器件纵然额定电压仅达600V或者650V，其RDS（on）仍可能高达该值的十倍之多。

正患上益在这一显著的导通电阻上风，安森美的EliteSiC CJFET如今于成本与机能两方面，均能有力地与硅基超结MOSFET（Superjunction MOSFET）睁开有力竞争。

（二）SiC Cascode JFET的动态特征

SiC CJFET的事情机制以下：于器件导通阶段，向低压硅MOSFET（LVMOS）的栅极施加12V至15V的正向驱动电压，使其沟道导通。于此时期，阻抗很低，其漏源电压VDS迅速降至0V。而刚好0V即为SiC JFET的导通电压，是以器件也随之导通。

于关断阶段，将LVMOS电压置为0V。漏极偏置电压会经由过程SiC JFET通报，致使LVMOS的漏源电压VDS升高。这类电压反转会充任JFET的栅极驱动旌旗灯号，当LVMOS的VDS跨越SiC JFET的阈值电压时，JFET的导电沟道被夹断（pinch-off），从而阻断体系中残剩的全数高压。

（三）比拟SiC MOSFET，具有极低的关断开关损耗

除了了导通电阻及导通损耗的上风外，安森美SiC CJFET器件于开关模式运用中，相较在SiC MOSFET，关断能量损耗（Eoff）及导通能量损耗（Eon）也具备显著上风。

下方图表展示了某竞品厂商的SiC MOSFET、安森美的NTBG023N065M3S SiC MOSFET，以和安森美的UJ4SC075018B7S SiC CJFET的实测开关损耗数据。为确保测试公允性，于40A关断电流前提下，各被测器件的续流二极管电压过冲连结一致。

于0A至80A规模内，共同利用330pF的缓冲电路，CJFET于关断开关损耗方面具备显著上风。于40A电流下，其关断损耗险些比竞品低5倍。

这类优秀的关断损耗机能于导通损耗方面略有价钱——CJFET的导通损耗确凿高在竞品器件，这是因为CJFET内部增长了分外的电容而至。于硬开关导通前提下，会孕育发生更高的导通损耗。但于LLC等典型运用场景中，不存于导通开关损耗，是以CJFET依附其极低的导通电阻RDs（on）及关断损耗Eoff，成为抱负选择。

（四）比拟SiC MOSFET，具有极低的整流损耗

续流二极管（亦称飞轮二极管）能于开关关断、电流中止时实现反向电畅通过，从而按捺感性负载两头的高压尖峰。然而，该二极管凡是也是反向恢复损耗的另外一个重要来历。当电路使用器件的体二极管举行续流导通时，体二极管的导通压降（on-state drop）会致使显著的导通损耗。这凡是是采用同步导通方式的缘故原由——经由过程将JFET沟道导通来削减损耗。

于与两款差别的SiC MOSFET举行不异前提的对于比测试中，安森美的CJFET揭示出最低的整流关断损耗（Erec）。事实上，于利用缓冲电路的环境下，CJFET的整流损耗跟着电流升高反而出现降落趋向。

当综合考量导通损耗Eon，关断损耗Eoff，与整流损耗Erec这三项要害指标时，即便CJFET的导通损耗较高，其整体开关损耗仍可降低多达三分之一。

（五）CJFET怎样使用JFET的超低导通电阻

如前所述，安森美第四代SiC JFET的总导通电阻仅为SiC MOSFET的一半。经由过程对于比SiC MOSFET（左图）与SiC CJFET（右图）的平面布局图，这一战略上风带来的收益显而易见。MOSFET存于固有沟道电阻Rchannel，该电阻对于器件总体导通电阻的孝敬高达60%。而于共源共栅（cascode）布局的JFET器件中则不存于这类沟道电阻（Rchannel）。取而代之的是一个低压MOSFET，其导通电阻RDS(A)自己就很是低，仅占总体RDS（on）的约10%。经由过程将反向漂移从SiC MOSFET的体二极管中移除了，CJFET于导通电阻形成的空间及时间维度上都患上以缩减。

（六）更低的体二极管正向压降（VF）

EliteSiC CJFET的设计可于第三象限反向恢复阶段实现主动同步整流（SR）。于此阶段，纵然未对于低压MOSFET施加正向偏置，其体二极管仍可于约+0.7V的电压下导通。因为JFET自己是常开型器件，该低压便可有用将其开启。是以不管是否选择采用同步开关节制，JFET沟道始终能于第三象限导通时期提供同步整流功效。

（七）降低导通损耗

于第三象限导通时期，SiC MOSFET的体二极管压降较着高在CJFET。如如下两幅图所示，这是对于两款典型安森美器件——1200V/80mΩ SiC MOSFET与同规格（1200V、80mΩ）SiC CJFET——于25℃前提下举行的对于比测试成果。

当栅极偏置电压为0V时，SiC MOSFET的漏源电压VDS高达4.8V（见蓝色圆圈处）。比拟之下，因为CJFET于第三象限主动导通，于不异0V栅压及30A反向电流前提下，其VDS压降仅为约2.45V（见蓝色圆圈处）。是以，于死区时间（dead-time）内，CJFET的导通损耗显著更低。

（八）极低的栅极电荷，实现更矫捷的栅极驱动

共源共栅（cascode）布局经由过程与硅MOSFET栅极相连，显著晋升了栅极驱动的矫捷性。该布局可耐受极宽的电压规模，并内置了静电掩护（ESD）功效。

假定无需将栅极驱动电压（VGS）晋升至15V：如左上图所示，仅9V的VGS便可近乎彻底导通SiC CJFET。是以，若仅采用10V而非15V的VGS举行驱动（如右上图所示），器件的栅极电荷（QG）将降低12nC——降幅达30%，且不会对于RDS（on）造成任何负面影响。这对于在电源于轻载前提降落低高频LLC拓扑的栅极驱动损耗尤为主要。

（九）SiC Combo JFET的运用矫捷性

SiC Combo JFET是一种由低压硅MOSFET与高压常开型SiC JFET构成的复合器件。与cascode器件布局差别，于该组合布局中，SiC JFET的源极毗连至低压Si MOSFET的漏极，从而使JFET及MOSFET的栅极都可自力接入以利便节制。

利用Combo JFET最简洁的要领，是经由过程单个电阻RG将JFET栅极与MOSFET源极毗连。经由过程调治该电阻值，便可有用调控器件的开关速率。右图展示了四个并联运行的Combo JFET输出特征曲线，每一个器件导通电流为100A。值患上留意的是，波形中未呈现振荡征象，且开关速率与电流均流机能均获得了优良节制。

（十）将Si MOSFET重叠于SiC JFET之上

安森美EliteSiC Combo JFET将常开型SiC JFET与常闭型的Si MOSFET串联毗连。但与传统做法差别的是，该器件并未于封装内部将栅极毗连到源极，而是将JFET的栅极及MOSFET的栅极别离引出至封装外部，从而可按照详细运用需求矫捷地于外部毗连。

下方的剖面图展示了蓝色的SiC JFET芯片，它经由过程银烧结工艺键合至封装铜基底上。黄色的Si MOSFET芯片则经由过程银烧结工艺重叠于JFET芯片的顶部。两个芯片各自的栅极别离经由过程自力的引脚引出封装。

未完待续，还有有更多干货常识等您解锁：使用SiC CJFET取代超等结JFET、开关电源运用。